2004秋季IDF特別報導—本屆IDF所披露的重要技術發展

為未來鋪路的諸多新技術

IDF的本質一直都是技術性的，而正如同歷屆IDF主題演講的壓軸好戲都是由技術長Pat Gelsinger擔綱，最受矚目的議程重點，莫過於英特爾所發表的技術研發成果了，這也是IDF的精華之所在。隱而不現的是，本屆IDF所披露的眾多技術發展，終於讓英特爾諸多技術的「背後企圖」，從此撥雲見日。重頭戲：領先世界的65nm製程技術

在本屆IDF，英特爾正式公布代號P1264的65nm製程技術，可達成八層金屬布線、較90nm多出一層，也公開展示該製程所生產的70Mbit 6 Cell SRAM晶圓，晶粒面積卻僅有110平方公釐，每平方公釐最多可達1000萬個電晶體，除了延續摩爾定律所預期的18個月電晶體數目成長一倍的預測外，這也是英特爾擺脫P1262 90nm製程嚴重漏電流（Leakage）及高耗電量問題的希望之所寄。

縮小20%長度的閘極，結合預應變矽的效應，英特爾的65nm製程邏輯閘的交換頻率可以達到90nm的1.4倍，換言之，處理器的時脈就有著上看6GHz的可能。為了進一步降低漏電流，英特爾也在65nm中導入了NMOS Sleep Transistor技術，目前英特爾將其應用在動態關閉SRAM所用不到的區塊，達成降低三倍漏電流的效果。由於大型化快取記憶體已經是無可避免的技術趨勢，英特爾的Montecito光是第三階快取就高達24MB，而Yonah以及未來的Merom也分別有2MB和4MB的第二階快取，這也將是處理器業界未來將面對的問題。

另外，自從130nm後，微影技術（Lithography）就已經出現跟不上製程縮小的速度，在65nm後，目前193nm的微影波長更是不足，英特爾為此採用APSM（Alternating Phase Shift Masks）光罩技術，可用現有的193nm波長製作35nm的線寬。在此之後，英特爾將導入超紫外光微影技術（EUV Lithography），可以提供13nm波長，大幅超前現有的微影技術，英特爾也是目前唯一全力投入該技術研發的半導體廠商。朝向節約電力發展的處理器微架構及電路設計

既然節約電力、降低漏電流已經成為半導體產業界的顯學，除了製程技術之外，改進處理器微架構和電路設計也成為努力的方向。

英特爾在春季IDF以及同時間舉辦的IEEE ISSCC 2004時，首度發表Swapped Body Biasing在處理器上的應用，將PMOS接地、NMOS接續Vcc來解決這個問題。據英特爾表示，在低電壓下，這可提升60%的時脈，而且可以降低兩倍至十倍的漏電，英特爾亦以此為基礎發展90nm製程的TCP offload處理器。英特爾本次則發表了Stack Effect和Sleep Transistor技術，有著更好的防漏電效果。另外，英特爾也發表了Active Power Reduction技術，其技術重點在於：透過兩倍的功能單元，各自降低一半的時脈及電壓，如此一來，結合兩倍的電路面積，單位功耗將僅有原先的八分之一（0.5×0.5÷2=0.125），當然，這也會帶來兩倍的電路成本。

不過，上述技術依然有著實用上的困難，因為這些都會對現有的產品設計造成重大的影響。以SBB為例，這是英特爾原先預定用來改善90nm製程漏電流的主要技術，但是目前都尚未看到成果，而且考量到明年就將轉進至65nm製程，也許明年推出的雙核心桌上型處理器Smithfield，將會告訴我們最後的答案。

省電的微架構則是英特爾研發的另一個重點，尤其英特爾預定在2007年推出的Merom處理器，將會統一x86處理器微架構，包含伺服器、桌上型以及行動式運算核心的需求，所以Merom將會是英特爾首度兼具效能及省電的設計。英特爾發表了PARROT（Power-aware ARchitecture Running Optimized Traces）管線架構，其技術重心集中在對Trace產生及排序的動態排序最佳化，例如減少微指令以及Trace的階層數，以減少不必要的工作，連帶提升執行效能，更重要的，這可以大幅提升執行單元的寬度，突破x86處理器無法超過4 issue先天限制。這意味著，Merom微架構將是現有NetBurst的延伸，這也暗示著，英特爾發展NetBurst微架構的真正想法。

值得注意的是，英特爾也將省電的概念從晶片延伸至「整體系統」、「單位時間內的輸出量」以及「減少不必要的運算工作」。

首先，雖然將大量功能單元整合至單一晶片內，會增加晶片的耗電量，但是卻有助於降低整體系統的耗電量。英特爾以On-Die Memory以及System On a Chip為例，不但整體耗電量降低，對於提升系統效能亦有幫助。另外，做完一件運算工作的耗電量，也是一個重點。以多執行緒架構為例，雖然這會增加處理器的耗電量，但是卻大幅縮短運算所需要的時間（尤其是等待記憶體存取的延遲），間接減少整體的耗電。最後，要如何從軟體的角度分析應用程式的行為模式、改進軟體，以直接降低電路的使用率。這些另類的觀念，也將會改變既有降低耗電的方式。真相終於大白：虛擬多執行緒技術

去年春季IDF時，英特爾首度公布非對稱性（Asymmetric）同步多執行緒技術，透過主執行緒以外的「Helper Thread」進行「投機」預先計算、事先預測程式所需要的下一筆資料，以減少快取記憶體的誤失率以及從記憶體載入資料的延遲。但是，令人疑惑的是，英特爾並不在已經有Hyper-Threading的x86處理器上提供Helper Thread，而是缺乏硬體支援的Itanium處理器上實作，且用現有的Itanium 2平臺進行公開展示。本屆IDF英特爾所發表的VMT（Virtual Multi-Threading）虛擬化多執行緒技術，終於告訴了大家真正的答案－搶救Itanium 2。

由於Itanium處理器一直都是in-order的微架構（缺乏非循序指令執行能力），所以快取記憶體誤失所造成的記憶體延遲，就成為效能上的一大弱點－尤其是第三階快取誤失，這也就是為何雙核心Itanium Montecito要實作粗質多執行緒架構。不過，Montecito緩不濟急，英特爾畢竟得面對提升現有Itanium處理器效能的壓力，所以透過既有的PAL（Processor Abstraction Layer）進行switch-on-event（發生第三階快取失誤時），結合Helper Thread，實作了「虛擬」的多執行緒架構，以改進Itanium 2的效能，這也不需要修改現有的硬體。英特爾表示，VMT技術將在未來的Intel Compiler 9.0提供（目前最新版是8.1，主要增加對EM64T的支援），這也是首度公開證實該技術導入的時程。當然，這也並不表示，現有的x86處理器和未來的Itanium處理器就用不到VMT，只是輕重緩急的問題而已。其他相關的研究

除了上述技術之外，英特爾也發表了眾所矚目的矽晶圓光學調變器技術進展、針對支援多種無線規格用戶端平臺的自適性連線技術、代號「Shangri-La」最佳化網路處理器可程式化技術、企圖統一3D CAD檔案格式的Universal 3D技術、支援GSM和WLAN的手機地圖定位技術、闡述「Scalability」的可能性、以及正在進行中的PlanetLab技術成果等等，不勝枚舉。這些技術研發及未來技術研究，一直都是IDF議程的重頭戲。如果只有參加主題演講，誤以為IDF是一個「搞行銷」和「談訂單」之處，真的是相當可惜。

英特爾畢竟是全球半導體的龍頭，而且影響力也遍及各個IT產業的相關領域，其研發規模之大，在業界亦屈指可數，堪稱是技術趨勢的寶庫。先前筆者一位產業界好友就這樣感慨：參加IDF、或是閱讀IDF的議程文件，往往不是去看出現了哪些新技術，而是去搞清楚，有哪些東西「我們已經不能做了，必須放棄」。

在商業的世界中，研發、規格以及專利都是一體的數面，這才是長期獲利的基礎。這也是普遍缺乏技術研發、倚賴代工的臺灣IT產業，所必須努力的方向。文⊙劉人豪